Calcul dataflow & Intelligent Compute Architecture
DisponibleNext Silicon ICA — une architecture dataflow non-Von-Neumann native où le calcul est piloté par la disponibilité des données plutôt que par un flux d'instructions séquentiel.
Aperçu
Les processeurs Von-Neumann classiques consacrent une grande partie de leur surface à la logique de contrôle — prédiction de branchement, ordonnancement dans le désordre, spéculation — qui ne contribue pas au calcul réel. L'Intelligent Compute Architecture (ICA) adopte une approche différente : une grille d'unités de calcul (ALU) est câblée comme un graphe ; dès que les données arrivent à une unité, le calcul démarre automatiquement et le résultat circule directement vers l'unité suivante.
Essentiel en pratique : le code existant — C++, Fortran, Python et applications CAE courantes — s'exécute sans modification. Le logiciel ICA identifie les sections intensives à l'exécution et reconfigure automatiquement le matériel, sans langage spécifique ni adaptation manuelle.
Points de douleur
Surcoût de contrôle
Une grande partie de la puce CPU sert au contrôle d'instructions plutôt qu'au calcul — une perte d'efficacité structurelle sur les charges intensives.
Bande passante mémoire
Les simulations à forte intensité de données sont souvent limitées par la bande passante plutôt que par le calcul ; les architectures classiques atteignent le mur mémoire.
Effort de portage GPU
L'accélération GPU nécessite souvent un portage CUDA et des noyaux spécialisés — un effort que les bases de code CAE existantes évitent.
Énergie par résultat
Les centres de données atteignent des limites de puissance ; la performance par watt devient le facteur limitant du passage à l'échelle.
Méthodes & adéquation
Où l'exécution dataflow répond aux points de douleur ci-dessus :
Exécution pilotée par les données
Élimine le surcoût de contrôle en laissant la disponibilité des données déclencher le calcul — pas d'ordonnancement spéculatif, pas d'unité de prédiction de branchement.
Reconfiguration à l'exécution
Le logiciel profile les chemins chauds pendant l'exécution et adapte dynamiquement la configuration matérielle — sans réécriture ni DSL.
HBM distribuée
Répond à la limite de bande passante grâce à une mémoire haute bande passante étroitement couplée aux unités de calcul.
Classes de charges typiques :
Feuille de route : silicium souverain & dataflow
| Phase | Action stratégique | Résultat |
|---|---|---|
| 1. Évaluation ISA | Mappage des extensions vectorielles RISC-V pour le code x86 hérité ; évaluation du CPU hôte Arbel. | Rapport de risque de migration. |
| 2. Cartographie dataflow | Profilage des chemins chauds pour l'exécution ICA ; intégration de C++/Fortran/Python non modifié. | Rapport d'adéquation hotspot-dataflow. |
| 3. Déploiement adaptatif | Intégration de Next Silicon Maverick avec reconfiguration à l'exécution ; repli CPU par étapes lorsque la certification ISV est en attente. | Accélération transparente et sécurisée. |
| 4. Durcissement de conformité | Audit de racine de confiance pour l'architecture silicium open-source, hôte et accélérateur. | Souveraineté numérique & sécurité. |
Indicateurs
performance vs GPU de pointe (données constructeur)
réécritures — le code existant s'exécute sans modification
référence en production (National Laboratories)
Chiffres constructeur de Next Silicon ; les valeurs spécifiques au projet sont déterminées lors d'un audit de benchmark.
Limites
- Certification ISV : les solveurs CAE commerciaux (distributions OpenFOAM, PamCrash) nécessitent une certification aboutie ; d'ici là, la stratégie de repli CPU par étapes s'applique.
- Maturité de l'écosystème : la chaîne d'outils et la communauté sont plus récentes que les stacks GPU établis.
- Dépendance à la charge : l'avantage est maximal sur les charges parallèles pilotées par les données ; les charges séquentielles à forte logique de contrôle en profitent peu.
Cette page évalue l'adéquation technique, pas une décision d'achat.