Souveränes RISC-V Silicon

In Evaluierung

Ein CPU-Stack auf offener ISA – Host und Beschleuniger aus derselben RISC-V-Familie – ohne ARM-Lizenz und ohne Exportkontroll-Exposure auf Architekturebene.

Overview

RISC-V ist der einzige Weg zu einem Hochleistungs-CPU-Stack ohne ARM-Lizenzabhängigkeit und ohne US-Exportkontroll-Exposure auf Architekturebene. Für europäische Behörden, Forschungseinrichtungen und Souveränitäts-Cloud-Programme wird das zunehmend zum expliziten Beschaffungskriterium.

Nachdem die zwei ambitioniertesten unabhängigen Hochleistungs-RISC-V-Startups (Ventana, Rivos) 2025 von Hyperscalern übernommen wurden, schrumpft die Zahl unabhängiger Optionen genau dann, wenn der Markt reift. Ein RISC-V-Host wie Arbel – gepaart mit einem RISC-V-basierten Beschleuniger – füllt diese Lücke für Kunden ohne eigene Silizium-Organisation.

Key Pain Points

Lizenzabhängigkeit

ARM-basierte Stacks tragen Pro-Kern-Tantiemen und Lizenzbeschränkungen außerhalb der Kontrolle des Käufers.

Exportkontroll-Exposure

Proprietäre Architekturen können wechselnden Exportregimen unterliegen; offene ISA reduziert dieses Risiko.

Vendor Lock-in

Ein geschlossener CPU-plus-Beschleuniger-Stack bindet den Käufer an die Roadmap eines einzigen Anbieters.

Schrumpfendes Angebot

Hyperscaler-Übernahmen haben die führenden unabhängigen RISC-V-CPU-Optionen vom offenen Markt entfernt.

Methods & Fit

Wo diese Architektur an den oben genannten Pain Points ansetzt:

Host mit offener ISA

Arbel bietet eine server-taugliche RISC-V-Host-CPU ohne ARM-Tantieme und mit auditierbarem Befehlssatz.

Stack aus einer Familie

Host und Beschleuniger teilen die RISC-V-Familie, was engere Kopplung als generisches PCIe-Pairing mit einer fremden CPU ermöglicht.

Auditierbare Root of Trust

Open Silicon erlaubt ein Sicherheitsaudit über Host und Beschleuniger, das geschlossene IP nicht zulässt.

Typische Workload-Klassen:

Öffentlicher Sektor / Verteidigung Nationale HPC-Zentren Souveräne Cloud ASIC-nahe Hosts Storage-Appliances Forschungslabore

Roadmap

Phase	Strategische Aktion	Ergebnis
1. ISA Evaluierung	Bewertung der Arbel-Host-CPU und der RISC-V-Vektor-Erweiterungsabdeckung für bestehende Workloads.	Migrations-Risikobericht.
2. Referenzplattform	Aufbau einer Host-plus-Beschleuniger-Referenz mit einem ODM-Partner (z. B. Inventec).	Validiertes Referenzdesign.
3. Souveränitäts-Pilot	Deployment eines Piloten für einen Referenzkunden aus öffentlichem Sektor oder National Lab.	Souveränitäts-Referenzfall.
4. Compliance Hardening	Root-of-Trust Audit über Host und Beschleuniger.	Digitale Souveränität & Sicherheit.

Metrics

ARM-Pro-Kern-Tantiemen in einem Open-ISA-Stack

1 Familie

Host und Beschleuniger aus einer RISC-V-Linie

EU-orientiert

passt zu Souveränitäts-Cloud- und Beschaffungskriterien

Limitations

Noch nicht in Produktion: Das Arbel-Mainboard ist layoutet, aber noch nicht gefertigt; Zeitpläne hängen von der Hersteller-Roadmap ab.
Jüngeres Ökosystem: Der RISC-V-Server-Software-Stack ist weniger reif als etablierte x86-/ARM-Stacks.
Evaluierungsphase: Positionierung und Eignung werden je Projekt bewertet; dies ist keine Beschaffungsempfehlung.

Diese Seite bewertet technische Eignung, keine Beschaffungsentscheidung.

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